ケイデンス、インテル18Aおよび18A-Pチップ向けデザインIPを拡張

ケイデンスは4月29日（米国時間）、インテル® 18Aおよびインテル® 18A-Pテクノロジーに最適化された設計IPポートフォリオを大幅に拡充し、最新のインテル® 18Aプロセス・デザイン・キット（PDK）向けにケイデンス®のデジタルおよびアナログ/カスタム設計ソリューションを認定したことを発表しました。ケイデンスは、インテル ファウンドリーとの戦略的パートナーシップを通じて、人工知能と機械学習（AI/ML）、ハイパフォーマンス・コンピューティング（HPC）、高度なモビリティ・アプリケーションにおけるイノベーションとリーダーシップを推進していきます。

Cadence has worked closely with Intel Foundry to design and optimize comprehensive solutions that take full advantage of Intel’s 18A/18A-P node innovative features, including RibbonFET GAA (Gate-all-around) transistors and PowerVia BSPDN (Back Side Power Delivery Network), to achieve superior power, performance and area (PPA) efficiency and accelerate time to market for leading-edge SoC designs.

インテル® 18A/18A-Pテクノロジ向けのケイデンスの広範な設計IPポートフォリオに追加された最新の製品は、近日中に発売される予定です：

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AI工場におけるアクセラレータ・ネットワークのスケールアップとスケールアウトのための最新規格であるUniversal Accelerator Link™ (UALink™) とUltra Ethernet™用の長距離224G SerDes

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DDR5 – 12.8G with MRDIMM Gen2, supporting the latest DRAM technology for AI applications

Universal Chiplet Interconnect Express™ (UCIe™) 1.1 48G、高データレートでスケーラブルなチップレットアーキテクチャのためのマルチダイシステムインパッケージ(SiP)の統合をシームレスに促進

最新の消費者標準と互換性のある高度なコンピューティングおよび周辺機器接続IPにより、消費者やモビリティの幅広い要件に対応するスケーラブルな組み込みアプリケーションを実現します：

PCI Express® (PCIe® 3.0)、DisplayPort、イーサネットをサポートする10GマルチプロトコルSerDes PHY

eUSB2 v2.0

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MIPI®SoundWire®I3S

Cadence’s expanded portfolio also includes design IP already available for the Intel 18A technology family:

112G拡張ロング・リーチSerDes、PCIe 6.0、CXL 3.0、優れたビット・エラー・レート（BER）性能により、長距離でも堅牢なデータ・インテグリティを実現

64G MP PHY for 56G Ethernet, Multi-Standard LPDDR5X/5 – 8533 Mbps

先進パッケージング向けUCIe 1.0 16G

これにより、インテル® 18A/18A-P RibbonFETおよびPowerViaの実装を活用したAI/ML、HPC、モビリティ・アプリケーション向けに、より幅広いIPオプションが提供されます。

In addition to the new IP for Intel 18A and 18A-P technologies, Cadence’s comprehensive AI-driven suite has been certified on the latest Intel 18A node PDK, including the Cadence RTL-to-GDS flow, a robust AI-driven solution that includes the Cadence Cerebrus® Intelligent Chip Explorer, Genus™ Synthesis Solution, Innovus™ Implementation System, Quantus™ Extraction Solution, Quantus Field Solver, Tempus™ Timing Solution and Pegasus™ Verification System, as well as custom IC design solutions such as Cadence Virtuoso® Studio, the unified Spectre® platform and the Voltus™-XFi Custom Power Integrity solution.

一方、ケイデンスとインテルファウンドリーは、インテル14A-E向けの初期設計技術を共同最適化し、次世代先端ノード向けのケイデンスEDAフローを準備しています。

さらに、ケイデンスとインテルファウンドリーは、EMIB-T（Embedded Multi-die Interconnect Bridge-T）テクノロジを活用した高度なパッケージング・ワークフローの開発で提携しています。このソリューションは、複雑なマルチチップレットアーキテクチャの統合を合理化し、データ変換を排除して設計サイクルを短縮し、早期の熱、シグナルインテグリティ、パワーモデリングとの並行作業を可能にします。また、標準規格への準拠を保証し、リスクを低減することで、インテルテクノロジーの採用を簡素化します。

ケイデンス ケイデンスは、インテル・ファウンドリー・アクセラレータ・アライアンス・プログラムのサポートを継続するとともに、インテル・ファウンドリー・チップレット・アライアンス・プログラムの創設メンバーとして参加しました。ケイデンスはすでに、EDA、IP、デザインサービス、USMAGアライアンスに参加しています。

ソース PRタイムズ